運用 AI 的動態、自適應流程加速晶片設計

持續學習與最佳化

由AI所驅動的具自動調整能力的流程可以在工廠端就預先訓練，能夠比一般用途的 AI 最佳化應用提供更快速的設計結果，和減少 5 到 10 倍的運算需求(compute requirements)。而且除了預先訓練外，在建置後AI仍會持續學習。

當 AI 監控設計流程並進行即時調整時，它會從每個動作的結果中學習，得以持續強化以AI驅動的決策和優化的準確性。

此外，當有額外的運算資源可供使用時，AI 的效率將進一步提升。透過平行探索多種自動調適所得出的策略，AI 能夠在所有運行過程中擴展學習範圍。這不僅提供更廣泛的輸入與洞察(input and insight)，也讓 AI 在每個設計建置流程的步驟中，學習最有效的最佳化策略。

由於 AI 能夠進行超越人類能力的優化與調整，這對於資深設計工程師與一般工程師而言，都是非常珍貴的。

將RTL到GDSII (RTL-to-GDSII)流程自動化

傳統上，大型設計公司通常會由核心設計團隊來制定單一的設計流程，並讓此流程適用於所有設計專案。而因為這類流程要滿足大多數的設計類型，所以這類流程通常對於較簡單的設計範疇來說過分複雜；但對大部分困難的設計來說又不夠完善。此外，設計團隊也必須堅守特定的應用設定(application settings)，而在設計實作過程中調整這些設定的彈性也有侷限。

Fusion Complier全新的AI驅動、且能自動調整的設計流程功能，可以有效解決上述這些問題。它藉由基於即時觀察的動態調適設計流程和引擎經驗法則，強化RTL到GDSII的流程。即便初始設置不夠理想，AI 仍可持續監控並調整流程，確保設計收斂。

和一般預先定義流程的步驟不同，AI 會根據當前設計的獨特性與挑戰，智能化的動態調整設計引擎與流程。不僅能夠在主要流程步驟之間調整，還能針對外部無法存取的子流程進行微調。

藉由持續監控設計指標與趨勢(metrics and trends)，AI可以自主地：

• 選擇替代的最佳化經驗法則或方法
• 執行選項中的最佳化步驟，縮短設計週期
• 重新調整子流程步驟，來改善設計收斂
• 強化子流程步驟，針對特定設計挑戰提高處理能力
• ·藉由使用替代方法重新執行先前步驟，以修正次優結果(sub-optimal results)

效能提升基準測試(benchmarking)

儘管相較於專業工程師手動調校的流程，利用以AI 驅動的設計流程進行效能提升基準測試更具有挑戰性，但全新的具有自動調整能力的流程已展現出顯著的成果。最新發表的 Fusion Compiler顯示利用僅 5 個運算資源，就能達到將功耗降低 7%和晶片面積縮小 2%。

對於使用高度最佳化流程來進行高效能運算(HPC)或行動裝置設計的半導體公司來說，這些改善與強化在產品品質與上市時程上帶來革命性的改變。從目前的使用者與其所開發的應用來看，全新且具備自動調整效能的流程可以比既有的流程快2到3倍的時間達成 PPA 目標。率先導入此流程的客戶不僅體驗到PPA的顯著改善，還有簡化的部署(deployment)、降低運算需求以及更好的設計流程優化。

利用 AI 加速晶片設計流程

由AI 驅動、具自動調整能力流程的Fusion Compiler 代表晶片設計與開發的一次重大躍進。透過基於即時觀察的動態調整和優化設計流程與引擎經驗法則，它可以提供更優異的效能、設計效率及上市速度。而隨著學習與進化，它將帶來指數級的效益累積，並重塑晶片設計的未來。